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尽管一些设计厂商宁愿在降低功耗上做出牺牲也要提升性能，但也不得不面对高功耗带来的负面影响。 对于用户而言，设备发热严重以及耗电严重是高功耗带来的直接影响，如果芯片散热不好，严重时会导致芯片异常甚至失效。 因此，行业内依然将低功耗设计视为芯片行业需要解决的问题之一，如何平衡先进节点下芯片的性能、功耗与面积(PPA)，也是芯片设计与制造的挑战。 从理论上而言，芯片制程越先进，更低的供电电压产生更低的动态功耗，随着工艺尺寸进一步减小，已下降到0.13V的芯片电压难以进一步下降，以至于近几年工艺尺寸进一步减小时，动态功耗基本无法进一步下降。 在静态功耗方面，场效应管的沟道寄生电阻随节点进步而变小，在电流不变的情况下，单个场效应管的功率也变小。但另一方面，单位面积内晶体管数目倍速增长又提升静态功耗，因此最终单位面积内的静态功耗可能保持不变。 厂商为追求更低的成本，用更小面积的芯片承载更多的晶体管，看似是达成了制程越先进，芯片性能越好，功耗越低。但实际情况往往复杂得多，为提升芯片整体性能，有人增加核心，有人设计更复杂的电路，随之而来的是更多的路径刺激功耗增长，又需要新的方法来平衡功耗。 对芯片行业影响重大的FinFET就是平衡芯片性能与功耗的方法之一，通过类似于鱼鳍式的架构控制电路的连接和断开，改善电路控制并减少漏电流，晶体管的沟道也随之大幅度缩短，静态功耗随之降低。 不过，从7nm演进到5nm则更为复杂。 Moortec首席技术官Oliver King曾接受外媒体采访时称：“当我们升级到16nm或14nm时，处理器速度有了很大的提高，而且漏电流也下降得比较快，以至于我们在使用处理器时能够用有限的电量做更多的事情。不过当从7nm到5nm的过程中，漏电情况又变得严重，几乎与28nm水平相同，现在我们不得不去平衡他们。” Cadence的数字和签准组高级产品管理总监Kam Kittrell也曾表示，“很多人都没有弄清能够消耗如此多电能的东西，他们需要提前获取工作负载的信息才能优化动态功耗。长期以来，我们一直专注于静态功耗，以至于一旦切换到FinFET节点时，动态功耗就成为大问题。另外多核心的出现也有可能使系统过载，因此必须有更智能的解决方案。” 这是5nm芯片设计、制造公司共同面临的问题，因此也就能够稍微明白为何现有的几款5nm芯片集体“翻车”。不成熟的设计与制造都会影响性能与功耗的最大化折中，当然也不排除芯片设计厂商为追求性能更好的芯片，而不愿花大力气降低功耗的情况。 尴尬的是，越顶尖的工艺，需要的资金投入就越大，事实上追求诸如7nm、5nm等先进工艺的领域并不多，如果先进的工艺无法在功耗与性能上有极大的改善，那么追求更加先进的制程似乎不再有原本的意义。 走向3nm，真的准备好了吗?
根据市场研究机构International Business Strategies (IBS)给出的数据显示，65nm 工艺时的设计成本只需要0.24亿美元，到了28nm工艺时需要0.629亿美元，7nm和5nm成本急速增长，5nm设计成本达到4.76亿美元。
这些过采样方法都非常有效，而且能解决数据不均衡问题。还有很多方法，比如欠采样、二者相结合、组合法、Keras和TensorFlow的批量生成器。下面是过采样操作的示例：
像RandomForest之类的一些机器算法函数库的参数要指定均衡数据也很简单。
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